韜定律論文再更新！麒麟2026實測：電晶體密度暴漲55%、GPU功耗降58%-台灣頭條

華為半導體業務部總裁何庭波有關「韜定律」的論文再次更新，並首次披露麒麟 2026 更多實測數據，提到麒麟2026 在電晶體密度提升55%的同時，在等性能條件下，NPU 功耗降低66%、GPU降低58%、CPU性能核降低41%。原因是在晶片內部，能量的主要消耗並非來自計算本身，而是來自數據傳輸。科創板日報、驅動之家報導，此次論文重點回應了邏輯折疊（LogicFolding）備受關注的功耗與發熱問題，並首次披露麒麟2026更多實測數據。論文指出，傳統觀點認為，將更多有源電晶體進行垂直堆疊，會進一步提升單位面積功率密度和發熱，但麒麟 2026的實測結果恰恰相反。麒麟2026在電晶體密度提升55%的同時，在等性能條件下，NPU功耗降低 66%、GPU 降低 58%、CPU 性能核降低 41%。具體來看，麒麟2026是首款採用 LogicFolding 的移動 SoC，電晶體密度由上一代約 1.55 億顆 /mm ² 提升至 2.38 億顆 /mm ²，單代提升 55%。論文稱，這一提升幅度，相當於此前依靠傳統幾何微縮連續三年取得的電晶體密度增幅。與此同時，LogicFolding 在功耗上的收益更加明顯。在與麒麟 9030 Pro 保持相同性能的情況下，麒麟2026 NPU 維持 29 TOPS 算力時，運行頻率可降低63%，電壓由 0.85V 降至 0.55V，最終功耗下降 66%，功率密度下降 73%。 GPU 在同為61 FPS 的條件下，工作電壓比麒麟 9030 Pro 低 200mV，功耗下降58%。 CPU性能核則在 HNX 測試中，以低 9% 的頻率和低 200mV 的電壓達到與前代相同性能，功耗降低 41%。如果轉而追求極限性能，LogicFolding 同樣能夠釋放更高的性能上限。論文測試顯示，在 Turbo模式下，麒麟 2026 NPU 最高達到 70 TOPS，相比前代提升 141%；GPU 幀率最高提升 42%；CPU 在 HNX 測試中的性能最高提升 18%。那麼，為什麼電晶體密度大幅提升，功耗反而還能下降？何庭波在論文中給出的核心解釋是，現代晶片的大量能耗並非來自電晶體本身的計算，而是來自數據和信號在晶片內部的移動。 LogicFolding 將原本在平面上延伸的長距離走線，折疊為上下層之間的短距離垂直連接，從而顯著縮短信號傳輸路徑，降低互連電容和能耗。實測顯示，折疊後的典型核心布線長度可減少 20%，部分關鍵路徑最高縮短 70%；其中一個處理模組的時鐘布線縮短 28%，時鐘緩衝器數量則從43600個降至19000個。工藝方面，麒麟2026採用1.5 μ m 混合鍵合間距，擁有約 5000萬個垂直互連，其中 10%-15% 用於信號傳輸。論文進一步透露，麒麟2027實測矽片已經將混合鍵合間距縮小至 1 μ m，垂直互連數量超過 1 億個；未來三年還計畫進一步縮小至 720nm，並實現超過 2 億個垂直互連。不過，論文也強調，LogicFolding 並不代表堆疊晶片天然就更加省電。麒麟2026之所以能夠實現大幅功耗下降，是因為華為選擇將 LogicFolding 帶來的性能和時延餘量用於降低電壓和功耗；如果轉而全力追求性能，功率密度同樣可能超過上一代。目前，麒麟2026對LogicFolding 的應用也相對保守，主要針對收益明顯的關鍵路徑進行選擇性折疊，同時配合熱感知佈局，避免高發熱模組在不同層直接疊加。論文還透露，麒麟 2026 CPU 性能核頻率已經達到 3.1GHz，未來 3-5 年 LogicFolding 仍有較大提升空間，並有望推動麒麟 CPU 核心頻率邁向 5GHz 甚至更高。