華為今（13）日首度公開麒麟9050 Pro晶片架構圖，並宣布首款「邏輯折疊」晶片成功量產，麒麟9050系列晶體管密度提升53.5%，新一代神經網路處理器（NPU）性能提升140%。華為表示，晶片量產獲大陸半導體產業界支持，但後續仍面臨製程差異補償、功耗控制及跨層互連等挑戰。
界面新聞報導，華為13日在上海練秋湖研發中心舉行技術交流會，由半導體業務無線終端晶片產品管理部部長徐松余首度系統性介紹「邏輯折疊」技術。麒麟9050系列晶片晶體管密度提升53.5%，混合鍵合數量超過5,000萬，有效信號互連超過500萬。
華為公布的數據顯示，麒麟9050 Pro中央處理器（CPU）多核心性能提升23%，大核心能效提升41%；新一代達文西架構NPU性能提升140%，功耗降低66%。麒麟9050系列也可在新增占用2.5GB記憶體的情況下，流暢運行30B混合專家（MoE）端側大型模型，大模型載入性能提升25%，記憶體占用較上一代減少75%。
報導指出，「邏輯折疊」並非單純堆疊多顆晶片，而是在設計階段以三維方式規劃電路布局，讓多顆裸晶（DIE）協同運作，縮短信號傳輸路徑，提升晶體管密度及互聯效率。這項技術是在先進製程微縮面臨挑戰之際，從晶片架構與設計尋求突破。
徐松余表示，麒麟9050 Pro目前混合鍵合間距為1.5微米，華為計畫在2027年進一步縮小至1微米，並探索更多層的邏輯折疊。不過，他也指出，相關技術仍面臨工具鏈、製程差異補償、跨層互聯開銷及能耗控制等挑戰。
徐松余並透露，2027年麒麟晶片已進入測試階段，結果符合預期。自2023年8月麒麟晶片重返市場以來，搭載麒麟晶片的華為終端產品累計出貨量已突破1億台。他表示，麒麟晶片回歸市場不代表挑戰已經結束，如何在現有條件限制下持續推進技術發展，仍是團隊面臨的課題。